台湾专利TW201310338A 半導體裝置及其驅動方法

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专利摘要:
本發明的目的是提供一種能夠抑制工作延遲的半導體裝置。在使用讀出指令的讀出部和根據指令而進行運算的運算部來進行流水線處理的半導體裝置中，當分支預測不中時，將該讀出部所保持的指令從正反器發送到記憶體。另外，藉由運算部控制構成讀出部的正反器與記憶體之間的指令的收發。由此，能夠消除如下情況等下的讀出部的無用的工作：在該分支預測不中之後讀出部所讀出的指令是副程式。就是說，藉由讀出部將保持在記憶體中的指令送回到正反器，能夠對運算部輸出該指令，而不需要再次讀出同一指令。
公开号:TW201310338A
申请号:TW101117383
申请日:2012-05-16
公开日:2013-03-01
发明作者:Hidetomo Kobayashi；Yutaka Shionoiri；Tatsuji Nishijima
申请人:Semiconductor Energy Lab；
IPC主号:H01L27-00

专利说明:
半導體裝置及其驅動方法
本發明係關於一種半導體裝置及其驅動方法。尤其是，本發明係關於一種進行流水線處理的半導體裝置及其驅動方法。另外，在本說明書中，半導體裝置是指利用半導體特性的所有裝置。
在很多大型積體電路(LSI：Large Scale Integration)及中央處理器(CPU：Central Processing Unit)等中，藉由進行流水線處理實現電路工作的高速化。另外，在流水線處理中，將電路分割成串聯連接的多個處理單元，該多個處理單元的每一個同時進行根據指令的處理。並且，該多個處理單元中的一個在處理之後對後級的處理單元輸出處理過的指令的同時，從前級的處理單元被輸入新的指令。由此，能夠使各處理單元有效地工作。
但是，在流水線處理中，有時該多個處理單元的工作停止(也稱為流水衝突或衝突)。例如，在對該多個處理單元輸入條件分支指令的情況下，有時發生衝突。另外，條件分支指令是指當滿足某個條件時發生分支的指令。此時，直到判定是否滿足該條件的處理單元(也稱為運算部)工作，才能知道是否發生該分支。因此，需要直到判明是否發生該分支停止讀出(取出(fetch))指令的處理單元(也稱為讀出部)的工作。這意味著電路工作的延遲。
另一方面，已知如下技術：藉由預測是否發生該分支，即使在判明是否發生該分支之前也繼續進行讀出部的工作(分支預測)(例如，參照專利文獻1)。由此，當該預測猜中時，能夠使電路工作，而不延遲該電路的工作。
[專利文獻1]日本專利申請公開第2009-69960號公報
但是，當上述分支預測不中時，需要在讀出部中取消既存的指令且讀出新的指令。由此，發生與不進行該分支預測的情況相同程度或其以上的工作延遲。
這裏，在該新的指令是副程式的情況等下，在該多個處理單元進行根據該副程式等的處理之後，在讀出部中再次讀出一旦所取消的指令。就是說，在讀出部中進行兩次同樣的工作。
鑒於上述問題，本發明的一個實施例的目的之一是提供一種能夠消除讀出部中的無用的工作而抑制工作延遲的半導體裝置。
在本發明的一個實施例的半導體裝置中，在讀出部中設置進行指令的讀出和保持的正反器以及與正反器之間收發指令的記憶體。並且，藉由根據由讀出部讀出的指令而工作的運算部輸出的信號，控制正反器與儲存器之間的指令的收發。
明確地說，本發明的一個實施例是一種半導體裝置，該半導體裝置使用讀出指令的讀出部和根據指令而進行運算的運算部來進行流水線處理，該讀出部包括進行指令的讀出和保持的正反器以及與正反器之間收發指令的記憶體，並且藉由運算部所輸出的信號控制正反器與儲存器之間的指令的收發。
在本發明的一個實施例的半導體裝置中，可以藉由運算部控制構成讀出部的正反器與記憶體之間的指令的收發。因此，即使上述分支預測不中，也能夠保持讀出部中的既存的指令，而不取消該讀出部中的既存的指令。明確地說，藉由由運算部將正反器所保持的資料轉移到記憶體，能夠保持該既存的指令。
並且，能夠在根據讀出部所讀出的指令而運算部工作之後，運算部進行根據該既存的指令的工作，而不需要再次進行讀出該既存的指令的工作。明確地說，藉由由運算部將儲存器所保持的資料轉移到正反器，能夠將該既存的指令從讀出部輸出到運算部。
從而，本發明的一個實施例的半導體裝置能夠消除如下情況等下的無用的工作：在分支預測不中之後讀出部所讀出的指令是副程式。由此，能夠抑制該半導體裝置的工作延遲。
以下，參照圖式對本發明的一個實施例進行詳細說明。但是，本發明不侷限於以下說明，在不脫離其宗旨及其範圍的條件下，其方式及詳細內容可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的記載內容中。
首先，參照圖1A至圖2B對本發明的一個實施例的半導體裝置的一個例子進行說明。 <半導體裝置的結構例子>
圖1A是示出本發明的一個實施例的半導體裝置的結構例子的圖。圖1A所示的半導體裝置包括串聯連接的讀出部1及運算部2。讀出部1從外部(例如，快取記憶體)讀出(fetch)指令。然後，將該指令輸出到運算部2。運算部2根據從讀出部1輸入的指令進行運算。另外，讀出部1在運算部2進行運算的期間中從外部讀出新的指令。就是說，圖1A所示的半導體裝置是使用讀出部1及運算部2進行流水線處理的半導體裝置。
另外，在圖1A中，也可以採用除了讀出部1和運算部2以外的處理單元與該讀出部1及該運算部2串聯連接的結構。此外，也可以採用在讀出部1與運算部2之間連接該處理單元的結構。
再者，讀出部1包括從外部讀出指令且保持該指令的正反器10以及與正反器10之間收發該指令的記憶體11。另外，藉由運算部2所輸出的信號控制正反器10與記憶體11之間的該指令的收發。
因此，在圖1A所示的半導體裝置中，能夠根據運算部2所輸出的信號將正反器10所保持的指令(既存的指令)發送到記憶體11。然後，在正反器10中能夠進行新的指令的讀出。就是說，在圖1A所示的半導體裝置中，能夠在讀出部1中保持該既存的指令及該新的指令的兩者。另外，能夠藉由運算部2所輸出的信號將該既存的指令從記憶體11送回到正反器10。
在圖1A所示的半導體裝置中，能夠抑制如下情況等下的工作遲延：在分支預測不中之後讀出部1所讀出的指令是副程式。明確地說，首先，根據分支預測讀出部1讀出第一指令。在此，當藉由在運算部2中與此同時進行的工作判明該分支預測不中時，在圖1A所示的半導體裝置中，能夠在記憶體11中保持該第一指令，而不取消該第一指令。然後，在圖1A所示的半導體裝置中，使用正反器10進行第二指令的讀出。然後，運算部2根據該第二指令工作。在此，當該第二指令是副程式時，運算部2下面進行的工作是根據保持在記憶體11中的該第一指令的工作。在此情況下，在圖1A所示的半導體裝置中，不需要再次讀出該第一指令。因此，能夠抑制半導體裝置中的工作延遲。
另外，也可以作為該半導體裝置應用圖1B所示的半導體裝置。圖1B所示的半導體裝置包括如下結構：對圖1A所示的半導體裝置所具有的讀出部1附加根據運算部2所輸出的信號校正保持在記憶體11中的指令的校正部12。藉由附加校正部12，即使根據在記憶體11中保持有該指令的期間中的運算部2所進行的運算結果而需要改變該指令，也能夠校正該指令。另外，雖然在圖1B中例示出校正保持在記憶體11中的指令的結構，但是也可以採用如下結構：當該指令從記憶體11送回到正反器10時，校正部12進行校正。 <記憶體的結構例子>
圖2A是示出圖1A和圖1B所示的半導體裝置所具有的記憶體11的結構例子的圖。圖2A所示的記憶體11包括：電晶體51、電晶體52、電容器53、及電容器54。電晶體51的閘極與運算部2電連接且源極和汲極中的一個與正反器10電連接。電晶體52的閘極與運算部2電連接且源極和汲極中的一個與正反器10電連接。電容器53的一個電極與電晶體51的源極和汲極中的另一個電連接且電容器53的另一個電極與供應固定電位的佈線電連接。電容器54的一個電極與電晶體52的源極和汲極中的另一個電連接且電容器54的另一個電極與供應固定電位的佈線電連接。另外，電晶體51的閘極及電晶體52的閘極分別與運算部2中的不同的節點電連接。另一方面，電晶體51的源極和汲極中的一個及電晶體52的源極和汲極中的一個與正反器10中的同一節點電連接。此外，作為該固定電位，可以應用接地電位等。
在此，圖2A所示的電晶體51及電晶體52是其通道形成在氧化物半導體膜中的電晶體。另外，氧化物半導體具有能隙寬且本質載子密度低的特徵。因此，能夠使產生在氧化物半導體膜中的截止電流極低。另外，在後面說明其通道形成在氧化物半導體膜中的電晶體的詳細內容。由此，在圖2A所示的記憶體11中，能夠在電晶體51的源極和汲極中的另一個與電容器53的一個電極電連接的節點以及電晶體52的源極和汲極中的另一個與電容器54的一個電極電連接的節點中，長期保持2值的資料。並且，在圖2A所示的半導體裝置中，藉由根據運算部2所輸出的信號控制電晶體51及電晶體52的開關，能夠作為2值的資料在這些節點中保持正反器10所保持的指令或該指令的一部分。
另外，作為圖1A和圖1B所示的半導體裝置所具有的記憶體11，也可以應用圖2B所示的記憶體11。圖2B所示的記憶體11具有如下結構：對圖2A所示的記憶體11附加電晶體55及電容器56。電晶體55的閘極與電源控制部3電連接且源極和汲極中的一個與正反器10電連接。電容器56的一個電極與電晶體55的源極和汲極中的另一個電連接且電容器56的另一個電極與供應固定電位的佈線電連接。另外，電源控制部3具有選擇是否對正反器10供應電源電壓VDD的功能。此外，電晶體55是其通道形成在氧化物半導體膜中的電晶體。因此，如上所述，可以在電晶體55的源極和汲極中的另一個與電容器56的一個電極電連接的節點中，作為2值的資料保持正反器10所保持的指令或該指令的一部分。
在圖2B所示的半導體裝置中，藉由在電源控制部3停止對正反器10的電源電壓VDD的供應的期間之前及該期間之後使電晶體55成為導通狀態，且在該期間中使電晶體55成為截止狀態，能夠在該期間中將正反器10所保持的指令保持在記憶體11中。因此，能夠在藉由停止對正反器10的電源電壓VDD的供應實現耗電量的降低的同時實現工作延遲的抑制。另外，在圖2B所示的記憶體11中，電晶體55維持截止狀態的期間長於電晶體51或電晶體52維持截止狀態的期間的可能性高。因此，電容器56的靜電電容的值較佳高於電容器53及電容器54的靜電電容的值。 <電晶體的結構例子>
上述半導體裝置使用多個電晶體構成。以下，詳細說明構成該半導體裝置的電晶體的具體例子。另外，以下，參照圖3A至圖6B對如下電晶體的結構例子及其製造製程進行說明：構成正反器10的p通道型電晶體的一個和n通道型電晶體的一個以及構成記憶體11的其通道形成在氧化物半導體膜中的電晶體的一個。明確地說，在圖3A至圖6B所示的剖面圖中，A1-A2剖面是n通道型電晶體的製造製程中的剖面圖，B1-B2剖面是p通道型電晶體的製造製程中的剖面圖。
首先，準備隔著絕緣膜302設置有半導體膜304的基板300(參照圖3A)。
作為基板300，例如可以使用：以矽、碳化矽等為材料的單晶半導體基板；多晶半導體基板；以及以矽鍺、鎵砷、磷化銦等為材料的化合物半導體基板。另外，也可以舉出鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃等用於電子工業的各種玻璃基板、石英基板、陶瓷基板、藍寶石基板等。
絕緣膜302採用包含氧化矽、氧氮化矽、氮化矽等的單層結構或疊層結構。另外，作為絕緣膜302的形成方法，可以舉出熱氧化法、CVD法、濺射法等。絕緣膜302的厚度為1nm以上且100nm以下，較佳為10nm以上且50nm以下。
另外，作為半導體膜304，可以使用：以矽、碳化矽等為材料的單晶半導體材料；多晶半導體材料；以及以矽鍺、鎵砷、磷化銦等為材料的化合物半導體材料。另外，因為半導體膜304不包含氧化物半導體材料，所以將其也稱為氧化物半導體以外的半導體材料。
當作為半導體膜304使用矽等的單晶半導體材料時，能夠使正反器10的工作高速化，所以是較佳的。
另外，作為隔著絕緣膜302設置有半導體膜304的基板300，也可以使用SOI基板。另外，一般來說，“SOI基板”是指在絕緣表面上設置有矽層的基板，而在本說明書等中，“SOI基板”這一詞的概念還包括在絕緣表面上設置有含有矽以外的材料的半導體膜的基板。也就是說，“SOI基板”所具有的半導體膜不侷限於矽。此外，SOI基板還包括在玻璃基板等絕緣基板上隔著絕緣膜設置有半導體膜的結構。在此，作為隔著絕緣膜302設置有半導體膜304的基板300，對使用如下SOI基板的情況進行說明，該SOI基板在單晶矽基板上隔著氧化矽膜設置有矽膜。
接著，將半導體膜304加工為島狀來形成半導體膜304a、304b(參照圖3B)。較佳作為該加工方法使用乾蝕刻，但是也可以使用濕蝕刻。根據被蝕刻材料可以適當地選擇蝕刻氣體或蝕刻劑。
接著，以覆蓋半導體膜304a、304b的方式形成閘極絕緣膜306a、306b(參照圖3B)。閘極絕緣膜306a、306b例如可以藉由對半導體膜304a、304b表面進行熱處理(熱氧化處理或熱氮化處理等)來形成。也可以使用高密度電漿處理代替熱處理。例如，可以使用Hc、Ar、Kr、Xe等稀有氣體、氧、氧化氮、氨、氮、氫等中的任何氣體的混合氣體來進行高密度電漿處理。當然，也可以使用CVD法或濺射法等形成閘極絕緣膜。
閘極絕緣膜306a、306b可以使用氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等材料。另外，作為閘極絕緣膜，也可以使用氧化鉿、氧化釔、矽酸鉿(HfSi_xO_y(x>0，y>0))、添加有氮的矽酸鉿(HfSi_xO_yN_z(x>0，y>0，z>0))、添加有氮的鋁酸鉿(HfAl_xO_yN_z(x>0，y>0，z>0))等高介電常數(high-k)材料。閘極絕緣膜使用上述材料的單層結構或疊層結構形成。另外，例如可以將閘極絕緣膜306a、306b的厚度設定為1nm以上且100nm以下，較佳為設定為10nm以上且50nm以下。
當如上所述那樣將閘極絕緣膜形成為較薄時，有發生因隧道效應等而引起的閘極漏的問題。為了解決閘極漏的問題，較佳作為閘極絕緣膜使用上述high-k材料。藉由將high-k材料用於閘極絕緣膜，不但可以確保電特性，而且還可以將閘極絕緣膜形成為較厚以抑制閘極漏。另外，還可以採用含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁等中的任一種的膜的疊層結構。
接著，為了控制電晶體的臨界電壓，將賦予n型導電性的雜質元素及賦予p型導電性的雜質元素穿過閘極絕緣膜306a和306b添加到半導體膜304a和304b(參照圖3C)。在半導體膜304a和304b為矽時，作為賦予n型導電性的雜質元素，例如可以使用磷或砷等。另外，作為賦予p型導電性的雜質元素，例如可以使用硼、鋁或鎵等。在此，藉由將硼穿過閘極絕緣膜306a添加到半導體膜304a來形成包含雜質的半導體膜308，並且藉由將磷穿過閘極絕緣膜306b添加到半導體膜304b來形成包含雜質的半導體膜310。
接著，在閘極絕緣膜306a、306b上形成用來形成閘極電極(包括形成在與該閘極電極相同的層中的佈線)的導電膜，並且對該導電膜進行加工來形成閘極電極312a、312b(參照圖3D)。
用於閘極電極312a、312b的導電膜可以使用鋁、銅、鈦、鉭、鎢等金屬材料形成。另外，也可以使用多晶矽等的半導體材料形成導電膜。對導電膜形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法、旋塗法等各種成膜方法。此外，可以藉由使用光阻掩罩的蝕刻來進行導電膜的加工。
接著，以閘極電極312a、312b為掩模，將賦予n型導電性的雜質元素及賦予p型導電性的雜質元素隔著閘極絕緣膜306a、306b添加到半導體膜304a、304b(參照圖3E)。在此，藉由將磷隔著閘極絕緣膜306a添加到半導體膜304a來形成雜質區314a、314b，並且藉由將硼隔著閘極絕緣膜306b添加到半導體膜304b來形成雜質區316a、316b。
接著，在閘極電極312a和312b的側面形成側壁結構的側壁絕緣膜318a至318d(參照圖4A)。側壁絕緣膜318a至318d在形成覆蓋閘極電極312a和312b的絕緣膜之後，藉由對該絕緣膜進行利用RIE(Reactive Ion Etching：反應離子蝕刻)法的各向異性蝕刻來形成。在此，對絕緣膜沒有特別的限制，例如可以使用使TEOS(Tetraethyl-Ortho-Silicate：四乙氧基矽烷)或矽烷等與氧或氧化亞氮等起反應來形成的臺階覆蓋性良好的氧化矽。另外，也可以使用藉由低溫氧化(LTO：Low Temperature Oxidation)法形成的氧化矽。絕緣膜可以藉由熱CVD、電漿CVD、常壓CVD、偏壓ECRCVD或濺射等方法形成。
接著，以閘極電極312a和312b及側壁絕緣膜318a至318d為掩模，將賦予n型導電性的雜質元素及賦予p型導電性的雜質元素穿過閘極絕緣膜306a和306b添加到半導體膜304a和304b。在此，藉由將磷穿過閘極絕緣膜306a添加到半導體膜304a來形成雜質區320a和320b，並且藉由將硼穿過閘極絕緣膜306b添加到半導體膜304b來形成雜質區322a和322b(參照圖4B)。
藉由上述製程，能夠使用設置有氧化物半導體以外的半導體材料的基板300來形成n通道型電晶體113及p通道型電晶體111。這種電晶體具有能夠進行高速工作的特徵。
接著，以覆蓋電晶體113及電晶體111的方式形成絕緣膜324(參照圖4C)。絕緣膜324可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鋁等無機絕緣材料的材料形成。藉由作為絕緣膜324使用低介電常數(low-k)材料，可以充分降低起因於各種電極或佈線的重疊的電容，所以是較佳的。另外，作為絕緣膜324也可以採用使用上述材料的多孔絕緣膜。因為多孔絕緣膜的介電常數比高密度的絕緣膜的介電常數低，所以若採用多孔絕緣膜，則可以進一步降低起因於電極或佈線的電容。此外，絕緣膜324也可以使用聚醯亞胺、丙烯酸樹脂等有機絕緣材料形成。在此，對使用氧氮化矽形成絕緣膜324的情況進行說明。
接著，進行用來使添加到半導體膜304a、304b的雜質元素活化的熱處理。熱處理使用退火爐進行。另外，也可以使用雷射退火法或快速熱退火法(RTA法)。在氮氛圍下以400℃至600℃，典型的是450℃至500℃的溫度進行1小時至4小時的熱處理。藉由該熱處理，在實現雜質元素的活化的同時放出作為絕緣膜324的氧氮化矽膜的氫，從而可以進行半導體膜304a、304b的氫化。
另外，在上述各製程的前後也可以包括還形成電極、佈線、半導體膜、絕緣膜等的製程。例如，較佳為形成用來連接下部電晶體與上部電晶體的電極或佈線等。另外，作為佈線的結構，也可以採用包括絕緣膜及導電層的疊層結構的多層佈線結構，而實現高度集體化了的儲存裝置。
接著，使絕緣膜324的表面平坦化(參照圖4D)。作為絕緣膜324的平坦化處理，除了化學機械拋光(CMP：Chemical Mechanical Polishing，以下稱為CMP處理)等拋光處理以外，還可以採用蝕刻處理等。
在此，CMP處理是指以被加工物的表面為標準而根據該標準藉由化學、機械的複合作用進行平坦化的方法。更明確而言，CMP處理是一種方法，其中在拋光臺上貼附砂布，且一邊在被加工物和砂布之間供應漿料(拋光劑)，一邊將拋光台和被加工物分別旋轉或搖動，來由漿料與被加工物之間的化學反應以及砂布與被加工物的機械拋光的作用對被加工物的表面進行拋光。
較佳的是，以絕緣膜324表面的平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳地為0.1nm以下的方式進行CMP處理。另外，Ra是為了可以應用於面而將在JIS B0601中定義的中心線平均粗糙度擴大為三維來得到的值，可以將Ra表示為“將從基準面到指定面的偏差的絕對值平均來得到的值”，並且Ra以如下算式(1)定義。
另外，在上述算式中，S₀表示測定面(以座標(x₁,y₁)(x₁,y₂)(x₂,y₁)(x₂,y₂)的四個點表示的四角形的區域)的面積，Z₀表示測定面的平均高度。藉由利用原子力顯微鏡(AFM：Atomic Force Microscope)可以評價Ra。
接著，在被平坦化了的絕緣膜324的表面形成氧化物半導體膜342(參照圖5A)。
這裏使用的氧化物半導體較佳至少包含銦(In)或鋅(Zn)。尤其較佳為包含In和Zn。另外，除了上述元素以外，較佳還具有鎵(Ga)作為穩定劑(stabilizer)，該穩定劑用來減小使用該氧化物半導體的電晶體的電特性偏差。此外，作為穩定劑較佳為具有錫(Sn)。另外，作為穩定劑較佳為具有鉿(Hf)。此外，作為穩定劑較佳為具有鋁(Al)。
另外，作為其他穩定劑，也可以具有鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化錫、氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
這裏，例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。或者，也可以使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或具有與其類似的組成的氧化物。
但是，不侷限於上述材料，根據所需要的半導體特性(遷移率、臨界電壓、偏差等)可以使用適當的組成的材料。另外，為了獲得所需要的半導體特性，較佳適當地設定載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離、密度等。
例如，使用In-Sn-Zn類氧化物可以較容易獲得較高的遷移率。但是，當使用In-Ga-Zn類氧化物時也可以藉由降低塊內缺陷密度來提高遷移率。
在此，例如In、Ga和Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成位於原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成的近旁是指a、b和c滿足(a-A)²+(b-B)²+(c-C)² r²的關係，例如可以將r設定為0.05。其他氧化物也是同樣的。
氧化物半導體既可以為單晶又可以為非單晶。在後一種的情況下，可以為非晶或多晶。另外，也可以利用在非晶中含有具有結晶性的部分的結構或非非晶結構。
非晶態的氧化物半導體可以較容易形成平坦的表面，因此當使用該非晶態的氧化物半導體形成電晶體時，可以降低介面散射而較容易實現較高的遷移率。
另外，當利用具有結晶性的氧化物半導體時，可以進一步減少塊內缺陷，並藉由提高表面的平坦性來可以獲得非晶態的氧化物半導體以上的遷移率。為了提高表面的平坦性，較佳在平坦的表面上形成氧化物半導體。具體來說，較佳在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳地為0.1nm以下的表面上形成氧化物半導體。
另外，當作為氧化物半導體膜342使用In-Zn-O類的材料時，將所使用的靶材中的金屬元素的原子數比設定為In：Zn=50：1至1：2(換算為莫耳數比則為In₂O₃：ZnO=25：1至1：4)，較佳為設定為In：Zn=20：1至1：1(換算為莫耳數比則為In₂O₃：ZnO=10：1至1：2)，更佳地設定為In：Zn=15：1至1.5：1(換算為莫耳數比則為In₂O₃：ZnO=15：2至3：4)。例如，作為用來形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y的關係。
在藉由濺射法形成In-Ga-Zn-O類的材料並將其用作氧化物半導體膜342的情況下，較佳為使用原子數比為In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4的In-Ga-Zn-O靶材。
在藉由濺射法形成In-Sn-Zn-O類材料並將其用作氧化物半導體膜342的情況下，較佳為使用原子數比為In：Sn：Zn=1：1：1、2：1：3、1：2：2或20：45：35的In-Sn-Zn-O靶材。
另外，靶材的相對密度為90%以上且100%以下，較佳為95%以上且99.9%以下。藉由使用高相對密度的靶材，可以形成緻密的氧化物半導體膜342。
氧化物半導體膜342可以藉由濺射法、分子束外延法、原子層沉積法或脈衝雷射蒸鍍法形成。另外，氧化物半導體膜342的厚度為5nm以上且100nm以下，較佳為10nm以上且30nm以下。
另外，氧化物半導體膜342既可以為非晶，又可以具有結晶性。例如，氧化物半導體膜可以是如下膜，該膜是非單晶，並包括當從垂直於其ab面的方向看時具有三角形、六角形、正三角形或正六角形的原子排列並且當從垂直於c軸的方向看時金屬原子以層狀排列或者金屬原子和氧原子以層狀排列的結晶。另外，在本說明書等中，將該膜稱為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)膜。
雖然CAAC-OS膜不是單晶，但是也不只由非晶形成。另外，雖然CAAC-OS膜包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
也可以用氮取代構成CAAC-OS膜的氧的一部分。另外，構成CAAC-OS膜的各結晶部分的c軸也可以在固定方向上(例如，與形成CAAC-OS膜的基板表面或CAAC-OS膜的表面等垂直的方向)一致。或者，構成CAAC-OS膜的各結晶部分的ab面的法線也可以朝向固定的方向(例如，與形成CAAC-OS膜的基板表面或CAAC-OS膜的表面等垂直的方向)。
作為上述CAAC-OS膜的例子，也可以舉出一種氧化物膜，該氧化物膜被形成為膜狀，並且在該氧化物膜中在從垂直於膜表面或基板表面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
接著，對將氧化物半導體膜342形成為CAAC-OS膜的方法進行說明。作為將氧化物半導體膜342形成為CAAC-OS膜的方法，例如可以採用如下兩種方法。第一方法是一邊加熱基板一邊形成氧化物半導體膜342的方法，而第二方法是將氧化物半導體膜342的成膜分為兩次並在第一成膜之後及在第二成膜之後分別進行熱處理的方法。
在一邊加熱基板一邊進行一次的氧化物半導體膜342的成膜的情況下，將基板溫度設定為100℃以上且600℃以下即可，較佳將基板溫度設定為200℃以上且500℃以下。另外，藉由在形成氧化物半導體膜342時將加熱基板的溫度設定為高，可以形成結晶部分所占的比率高於非晶部分所占的比率的CAAC-OS膜。
另外，在將氧化物半導體膜342的成膜分兩次的情況下，在將基板溫度保持為100℃以上且450℃以下的狀態下，在絕緣膜324上形成第一層的氧化物半導體膜342，並且在氮、氧、稀有氣體或乾燥空氣的氛圍下進行550℃以上且低於基板的應變點的熱處理。藉由該熱處理，在第一層的氧化物半導體膜342的包括表面的區域中形成結晶區域(包括板狀結晶)。並且，以比第一層的氧化物半導體膜342厚的厚度形成第二層的氧化物半導體膜342。然後，再次進行550℃以上且低於基板的應變點的熱處理，來以在包括表面的區域中形成有結晶區(包括板狀結晶)的第一層的氧化物半導體膜342為結晶生長的晶種向上方進行結晶生長，從而使整個第二層的氧化物半導體膜342晶化。另外，較佳第一層的氧化物半導體膜342的厚度為1nm以上且10nm以下。
在採用上述成膜方法時，即使氧化物半導體膜342的厚度為5nm左右，也可以抑制短通道效應，所以是較佳的。
另外，CAAC-OS膜的結晶性受被形成面的粗糙度的影響，所以如上所述較佳使絕緣膜324的表面盡可能地平坦。另外，較佳將絕緣膜324的表面的平均粗糙度例如設定為0.1nm以上且小於0.5nm。藉由使絕緣膜324的表面平坦化，可以提高CAAC-OS膜的結晶的連續性。另外，藉由使絕緣膜324的表面平坦化，可以形成結晶部分所占的比率高於非晶部分所占的比率的CAAC-OS膜。
在利用濺射法形成的氧化物半導體膜342中有時包含氫或水、含有羥基的化合物等。由於氫或水等容易形成施體能階，所以對於氧化物半導體來說氫或水等是雜質。因此，在利用濺射法形成氧化物半導體膜342時，較佳盡可能地降低氧化物半導體膜342的氫濃度。
為了降低氫濃度，當形成氧化物半導體膜342時，藉由將濺射裝置的處理室的洩漏率設定為1×10^-10Pa．m³/秒以下，可以減少在利用濺射法進行成膜的中途混入到氧化物半導體膜342中的雜質諸如鹼金屬、氫化物等。另外，藉由作為排氣系統使用吸附真空泵(例如，低溫泵等)，可以抑制鹼金屬、氫原子、氫分子、水、含有羥基的化合物或氫化物等雜質從排氣系統倒流。
另外，藉由將靶材的純度設定為99.99%以上，可以降低混入到氧化物半導體膜中的鹼金屬、氫原子、氫分子、水、羥基或氫化物等。另外，藉由使用該靶材，在氧化物半導體膜中可以降低鋰、鈉、鉀等鹼金屬的濃度。
作為供應到濺射裝置的處理室內的氛圍氣體，適當地使用去除了氫、水、含羥基的化合物或氫化物等雜質的高純度的稀有氣體(典型為氬)、高純度的氧以及包含稀有氣體和氧的高純度的混合氣體。例如，氬的純度為9N(99.9999999%)以上(H₂O小於0.1ppb，H₂小於0.5ppb)，且露點為-121℃。此外，氧的濃度為8N(99.999999%)以上(H₂O小於1ppb，H₂小於1ppb)，且露點為-112℃。此外，在使用稀有氣體和氧的混合氣體時，較佳為增大氧的流量比率。
作為成膜條件的一個例子，可以採用如下條件：基板與靶材之間的距離為100mm；壓力為0.6Pa；直流(DC)功率為0.5kW；氧(氧流量比率為100%)氛圍下。另外，在使用脈衝直流(DC)電源時，可以減少在成膜時產生的灰塵並可以實現均勻的膜厚度分佈，所以是較佳的。
藉由上述步驟，可以形成降低了氫的混入的氧化物半導體膜342。注意，即使使用濺射裝置，氧化物半導體膜342也包含不少氮。例如，藉由二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)測量的氧化物半導體膜342的氮濃度低於5×10¹⁸cm^-3。
為了進一步減少氧化物半導體膜342中的水分或氫等雜質(脫水化或脫氫化)，較佳對氧化物半導體膜342進行熱處理。例如，在減壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧化氛圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測量時的水分量為20ppm(露點換算為-55℃)以下，較佳的為1ppm以下，更佳的為10ppb以下的空氣)氛圍下對氧化物半導體膜342進行熱處理。另外，氧化氛圍是指包含10ppm以上的氧化性氣體諸如氧、臭氧或氧化氮(氧化亞氮或一氧化二氮)等的氛圍。此外，惰性氛圍是指上述氧化性氣體小於10ppm，還填充有氮或稀有氣體的氛圍。
熱處理的溫度例如是150℃以上且低於基板的應變點，較佳為250℃以上且450℃以下，更佳地為300℃以上且450℃以下。處理時間是3分鐘至24小時。超過24小時的熱處理會導致生產率的降低，所以不是較佳的。
對用於熱處理的加熱裝置沒有特別的限制，也可以具備利用來自電阻發熱體等發熱體的熱傳導或熱輻射加熱被處理物的裝置。例如，可以使用電爐或如LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置、GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發射的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫氣體進行熱處理的裝置。
藉由進行熱處理，可以從氧化物半導體膜342釋放氫(水、包含羥基的化合物)等雜質。由此，可以降低氧化物半導體膜342中的雜質。
此外，由於藉由熱處理可以使不穩定的載子源的氫從氧化物半導體膜342脫離，所以可以抑制電晶體的臨界電壓的負向變動。再者，可以提高電晶體的可靠性。
接著，藉由光微影製程在氧化物半導體膜342上形成光阻掩罩，使用該光阻掩罩將氧化物半導體膜342蝕刻成所希望的形狀，而形成島狀的氧化物半導體膜342a(參照圖5B)。此外，該光阻掩罩除了光微影製程之外還可以適當地使用噴墨法或印刷法等。較佳以使氧化物半導體膜342a的端部成為錐形形狀的方式進行該蝕刻。藉由將島狀的氧化物半導體膜342a的端部形成為錐形形狀，能夠提高後面形成的膜的覆蓋性，從而能夠防止該膜的斷開。錐形形狀可以邊使該光阻掩罩縮小邊進行蝕刻來形成。
另外，雖然在此對在形成氧化物半導體膜342之後進行熱處理的情況進行說明，但是也可以在進行加工形成島狀的氧化物半導體膜342a之後進行熱處理。
接著，在氧化物半導體膜342a等上形成導電膜之後，藉由光微影製程在導電膜上形成光阻掩罩，並且使用該光阻掩罩將導電膜蝕刻成所希望的形狀，來形成源極電極或汲極電極344a、344b(參照圖5C)。
導電膜是後面成為源極電極及汲極電極的膜，並且可以使用鋁、鉻、銅、鈦、鉭、鉬、鎢等中的金屬材料形成。此外，也可以使用以上述金屬材料為成分的合金等形成。而且，還可以使用錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
導電膜既可以採用單層結構又可以採用兩層以上的疊層結構。例如，可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電膜採用鈦膜或氮化鈦膜的單層結構時，有容易將該導電膜加工成具有錐形形狀的源極電極或汲極電極344a、344b的優點。
較佳以使所形成的源極電極或汲極電極344a、344b的端部成為錐形形狀的方式進行導電膜的蝕刻。這裏，較佳將錐形角例如設定為30°以上且60°以下。藉由以使源極電極或汲極電極344a、344b的端部成為錐形形狀的方式進行蝕刻，可以提高後面形成的閘極絕緣膜的覆蓋性，且防止斷開。
電晶體的通道長度(L)取決於源極電極或汲極電極344a的下端部與源極電極或汲極電極344b的下端部之間的間隔。另外，在形成通道長度(L)短於25nm的電晶體的情況下，較佳為利用波長短即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)進行形成掩模時的曝光。利用超紫外線的曝光的解析度高且景深大。因此，也可以將後面形成的電晶體的通道長度(L)設定為10nm以上且1000nm(1μm)以下，而可以提高電路的工作速度。
接著，以覆蓋源極電極或汲極電極344a、344b及氧化物半導體膜342a的方式形成閘極絕緣膜346(參照圖5D)。
閘極絕緣膜346可以利用CVD法或濺射法等形成。此外，作為閘極絕緣膜346可以使用氧化矽、氮化矽、氧氮化矽、氧化鎵、氧化鋁、氧化鉭等。此外，作為閘極絕緣膜346，也可以使用氧化鉿、氧化釔、矽酸鉿(HfSi_xO_y(x>0，y>0))、添加有氮的矽酸鉿(HfSi_xO_yN_z(x>0，y>0，z>0))、添加有氮的鋁酸鉿(HfAl_xO_yN_z(x>0，y>0，z>0))等高介電常數(high-k)材料。閘極絕緣膜346既可以採用單層結構又可以採用組合上述材料的疊層結構。
另外，閘極絕緣膜346也可以使用包含第13族元素及氧的絕緣材料形成。較多的氧化物半導體材料包含第13族元素，並且包含第13族元素的絕緣材料與氧化物半導體材料的搭配良好。從而，藉由將包含第13族元素及氧的絕緣材料用於與氧化物半導體膜接觸的絕緣膜，可以保持與氧化物半導體膜之間的介面的良好狀態。
在此，包含第13族元素的絕緣材料是指包含一種或多種第13族元素的絕緣材料。作為包含第13族元素的絕緣材料，例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。
例如，當以與包含鎵的氧化物半導體膜342a接觸的方式形成閘極絕緣膜346時，藉由將包含氧化鎵的材料用於閘極絕緣膜，可以保持氧化物半導體膜和閘極絕緣膜之間的良好的介面特性。另外，藉由接觸地設置氧化物半導體膜與包含氧化鎵的絕緣膜，可以減少氧化物半導體膜與絕緣膜的介面中的氫的沉積。另外，在作為絕緣膜使用屬於與氧化物半導體的成分元素相同的族的元素時，可以獲得同樣的效果。例如，使用包含氧化鋁的材料形成絕緣膜也是有效的。另外，由於氧化鋁具有不容易透過水的特性，因此從防止水侵入到氧化物半導體膜中的角度來看，使用該材料是較佳的。
此外，在對氧化物半導體膜342(或氧化物半導體膜342a)進行熱處理時，在釋放氫等的同時也釋放包含在氧化物半導體膜342中的氧。由於釋放氧，在氧化物半導體膜342中會產生氧缺陷。由於氧缺陷的一部分成為施體，所以這會成為在氧化物半導體膜342中產生載子的原因，而會影響到電晶體的特性。
於是，作為接觸於氧化物半導體膜342a的閘極絕緣膜346，較佳為使用藉由熱處理使氧脫離的絕緣膜。
在本說明書等中，“藉由熱處理使氧脫離”是指在TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析中，換算為氧原子的氧脫離量(或釋放量)為1.0×10¹⁸cm^-3以上，較佳為3.0×10²⁰cm^-3以上。此外，“不藉由熱處理使氧脫離”是指在TDS分析中，換算為氧原子的氧脫離量(或釋放量)為低於1.0×10¹⁸cm^-3。
以下說明利用TDS分析將氧放出量換算為氧原子來定量的測量方法。
當進行TDS分析時的氣體的脫離量與離子強度的積分值成正比。因此，從絕緣膜的離子強度的積分值以及在標準樣品的基準值所占的比例，可以計算出氣體的脫離量。標準樣品的基準值是指在包含所定的密度的原子的樣品中，在相當於該原子的離子強度的積分值中該原子密度所占的比例。
例如，從對標準樣品的包含所定密度的氫的矽晶片的TDS分析結果及對絕緣膜的TDS分析結果，使用下述算式(2)可以算出絕緣膜中的氧分子的脫離量(N_O2)。在此，假定利用TDS分析來得到的被檢出為質量數32的所有氣體都是源自氧分子。作為質量數為32的氣體，可以舉出CH₃OH，但是CH₃OH存在的可能性低，所以在此不加考慮。另外，因為包含氧原子同位素的質量數為17的氧原子及質量數為18的氧原子的氧分子在自然界中的存在比例極微量，所以不加考慮。
N_H2是以密度換算從標準樣品脫離的氫分子的值。S_H2是對標準樣品進行TDS分析時的離子強度的積分值。在此，將標準樣品的基準值設定為N_H2/S_H2。S_O2是當對絕緣膜進行TDS分析時的離子強度的積分值。α是影響到TDS分析中的離子強度的係數。關於算式(2)的詳細情況，參照日本專利申請公開第平6-275697號公報。另外，上述氧脫離量的數值是使用電子科學株式會社製造的熱脫附裝置EMD-WA1000S/W以包含1×10¹⁶cm^-3的氫原子的矽晶片為標準樣品來測量的數值。
此外，在TDS分析中，氧的一部作為氧原子而被檢出。氧分子和氧原子的比率可以從氧分子的離子化比率算出。另外，因為上述α包括氧分子的離子化比率，所以藉由評估氧分子的脫離量，可以估算出氧原子的脫離量。
注意，N_O2是氧分子的脫離量。在絕緣膜中，當換算為氧原子時的氧脫離量成為氧分子的脫離量的2倍。
作為藉由熱處理使氧脫離的膜的一個例子，有氧過剩的氧化矽(SiO_x(x>2))。氧過剩的氧化矽(SiO_x(x>2))是指每單位體積的氧原子多於矽原子數的兩倍的氧化矽。每單位體積的矽原子數及氧原子數為藉由盧瑟福背散射光譜學法測定的值。
藉由作為與氧化物半導體膜342a接觸的絕緣膜(例如，絕緣膜324、閘極絕緣膜346)使用藉由熱處理使氧脫離的絕緣膜，並在形成閘極絕緣膜346之後的任何製程之後進行熱處理，氧從絕緣膜324或閘極絕緣膜346脫離，從而可以向氧化物半導體膜342a供應氧。由此，可以填補產生在氧化物半導體膜342a中的氧缺損而降低氧缺損。因此，由於可以抑制在氧化物半導體膜342a中產生載子，所以可以抑制電晶體的特性變動。
接著，在閘極絕緣膜346上形成導電膜，然後藉由光微影製程在該導電膜上形成光阻掩罩，並且使用該光阻掩罩將導電膜蝕刻成所希望的形狀，來形成閘極電極348(參照圖5D)。導電膜可以使用鉬、鈦、鉭、鎢、鋁、銅、釹和鈧等金屬材料或以上述金屬材料為主要成分的合金材料來形成。導電膜可以採用單層結構或疊層結構。
接著，將閘極電極348、源極電極或汲極電極344a和344b用作掩模對氧化物半導體膜342a添加賦予n型導電性的摻雜劑，來形成一對摻雜區349a和349b(參照圖6A)。此外，氧化物半導體膜342a中的夾在摻雜區349a與摻雜區349b之間的區域成為通道。此外，通道形成在氧化物半導體膜342a中的隔著閘極絕緣膜346重疊於閘極電極348的區域中。
當為了形成摻雜區349a、349b添加摻雜劑時，可以使用離子植入法。作為摻雜劑，例如可以使用氦、氬、氙等稀有氣體或氮、磷、砷、銻等第15族原子等。例如，在將氮用作摻雜劑的情況下，摻雜區349a、349b中的氮原子的濃度較佳為5×10¹⁹/cm³以上且1×10²²/cm³以下。添加有賦予n型導電性的摻雜劑的摻雜區349a、349b的導電性比氧化物半導體膜342a中的其他區域的導電性高。因此，藉由在氧化物半導體膜342a中設置摻雜區349a、349b，可以降低源極電極或汲極電極344a與源極電極或汲極電極344b之間的電阻。
接著，在閘極絕緣膜346及閘極電極348上形成絕緣膜350及絕緣膜352(參照圖6A)。絕緣膜350及絕緣膜352可以利用PVD法或CVD法等形成。另外，還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁等無機絕緣材料的材料；以及含有聚醯亞胺、丙烯酸樹脂等有機絕緣材料的材料。另外，作為絕緣膜350及絕緣膜352，較佳為使用介電常數低的材料或介電常數低的結構(多孔結構等)。這是因為藉由將絕緣膜350及絕緣膜352的介電常數設定為低，可以降低產生在佈線、電極等之間的電容，從而可以實現工作的高速化的緣故。例如，可以作為絕緣膜350使用含有無機材料的材料，而作為絕緣膜352使用含有有機材料的材料。
此外，由於氧化鋁膜對氫或水等具有阻擋作用，所以藉由將其用作絕緣膜350，可以防止從儲存裝置的外部侵入的氫或水等混入在氧化物半導體膜342a中，所以是較佳的。此外，由於氧化鋁膜對氧也具有阻擋作用，所以也可以抑制包含在氧化物半導體膜342a中的氧的外擴散。藉由作為絕緣膜350使用氧化鋁膜，可以在防止氫或水等混入到氧化物半導體膜342a中的同時，可以抑制包含在氧化物半導體膜342a中的氧的外擴散，所以可以抑制電晶體的電特性變動。
接著，在閘極絕緣膜346、絕緣膜350及絕緣膜352中形成到達源極電極或汲極電極344b的開口。藉由使用掩模等選擇性地進行蝕刻來形成該開口。然後，形成接觸於源極電極或汲極電極344b的導電膜。接著，藉由對導電膜進行蝕刻或CMP處理，來形成電極354(參照圖6B)。
接著，在絕緣膜352上以接觸於電極354的方式形成佈線356(參照圖6B)。在使用PVD法或CVD法形成導電膜之後，對該導電膜進行加工來形成佈線356。另外，導電膜可以使用鋁、鉻、銅、鉭、鈦、鉬、鎢等金屬材料或以上述金屬材料為成分的合金等。再者，也可以使用錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
另外，也可以形成佈線356，而不使用電極354。例如，可以在包括絕緣膜350的開口的區域中藉由PVD法形成薄的鈦膜，然後埋入開口地形成鋁膜。在此藉由PVID法形成的鈦膜具有將被形成面的氧化膜(自然氧化膜等)還原並降低與下部電極等(在此，源極電極或汲極電極344b)的接觸電阻的功能。另外，也可以在形成使用鈦或氮化鈦等的障壁膜之後藉由鍍敷法形成銅膜。
藉由形成佈線356，也可以連接形成在下層的電晶體與形成在上層的電晶體(未圖示)。
藉由上述製程，完成構成正反器10的n通道型電晶體113和p通道型電晶體111以及構成記憶體11的其通道形成在氧化物半導體膜中的電晶體115(參照圖6B)。 <電晶體的變形例子>
以下，參照圖7A至圖7C對其通道形成在氧化物半導體膜中的電晶體的變形例子進行說明。
圖7A所示的電晶體411包括：形成在基底膜412上的源極電極或汲極電極414a和414b；形成在源極電極或汲極電極414a和414b上的氧化物半導體膜413；氧化物半導體膜413及源極電極或汲極電極414a和414b上的閘極絕緣膜415；以及在閘極絕緣膜415上設置在與氧化物半導體膜413重疊的位置的閘極電極416。再者，在電晶體411上設置有保護絕緣膜417。
圖7A所示的電晶體411是閘極電極416形成在氧化物半導體膜413上的頂閘極型電晶體，並是源極電極或汲極電極414a、414b形成在氧化物半導體膜413下的底接觸型電晶體。並且，在電晶體411中，源極電極或汲極電極414a、414b不重疊於閘極電極416，因此能夠抑制形成在源極電極或汲極電極414a、414b與閘極電極416之間的寄生電容，從而可以實現高速工作。
另外，氧化物半導體膜413具有一對摻雜區418a、418b，該一對摻雜區418a、418b藉由在形成閘極電極416之後對氧化物半導體膜413添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體膜413中的隔著閘極絕緣膜415重疊於閘極電極416的區域是形成通道的區域419。在氧化物半導體膜413中，在一對摻雜區418a、418b之間設置有形成通道的區域419。當為了形成摻雜區418a、418b添加摻雜劑時，可以使用離子植入法。作為摻雜劑，例如可以使用氦、氬、氙等稀有氣體或氮、磷、砷、銻、硼等。
例如，在將氮用作摻雜劑的情況下，摻雜區418a、418b中的氮原子的濃度較佳為5×10¹⁹/cm³以上且1×10²²/cm³以下。
添加有賦予n型導電性的摻雜劑的摻雜區418a、418b的導電性比氧化物半導體膜413中的其他區域的導電性高。因此，藉由在氧化物半導體膜413中設置摻雜區418a、418b，可以降低源極電極或汲極電極414a、414b之間的電阻。
另外，氧化物半導體膜413也可以由CAAC-OS膜構成。在氧化物半導體膜413由CAAC-OS膜構成時，與非晶的情況相比可以提高氧化物半導體膜413的導電率，因此可以降低源極電極或汲極電極414a、414b之間的電阻。
並且，藉由降低源極電極或汲極電極414a、414b之間的電阻，即使進行電晶體411的微型化，也可以確保高導通電流和高速工作。另外，藉由進行電晶體411的微型化，可以縮小使用該電晶體的半導體裝置所占的面積，從而可以提高每單位面積的電晶體個數。
圖7B所示的電晶體421具有：形成在基底膜422上的氧化物半導體膜423；形成在氧化物半導體膜423上的源極電極或汲極電極424a、424b；氧化物半導體膜423、源極電極或汲極電極424a、424b上的閘極絕緣膜425；在閘極絕緣膜425上設置在與氧化物半導體膜423重疊的位置的閘極電極426；以及在閘極電極426上覆蓋氧化物半導體膜423的保護絕緣膜427。再者，電晶體421還具有設置在閘極電極426的側面的由絕緣膜形成的側壁430a、430b。
圖7B所示的電晶體421是閘極電極426形成在氧化物半導體膜423上的頂閘極型電晶體，並是源極電極或汲極電極424a、424b形成在氧化物半導體膜423上的頂接觸型電晶體。並且，在電晶體421中，與電晶體411同樣，源極電極或汲極電極424a、424b不重疊於閘極電極426，因此可以抑制形成在源極電極或汲極電極424a、424b與閘極電極426之間的寄生電容，從而可以實現高速工作。
另外，氧化物半導體膜423具有一對高濃度摻雜區428a、428b及一對低濃度摻雜區429a、429b，該一對高濃度摻雜區428a、428b及一對低濃度摻雜區429a、429b藉由在形成閘極電極426之後對氧化物半導體膜423添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體膜423中的隔著閘極絕緣膜425重疊於閘極電極426的區域是形成通道的區域431。在氧化物半導體膜423中，在一對高濃度摻雜區428a、428b之間設置有一對低濃度摻雜區429a、429b，並且在一對低濃度摻雜區429a、429b之間設置有形成通道的區域431。並且，一對低濃度摻雜區429a、429b設置在氧化物半導體膜423中的隔著閘極絕緣膜425與側壁430a、430b重疊的區域中。
高濃度摻雜區428a、428b及低濃度摻雜區429a、429b可以與上述電晶體411所具有的摻雜區418a、418b的情況同樣使用離子植入法來形成。作為用來形成高濃度摻雜區428a、428b的摻雜劑的種類，可以參照摻雜區418a、418b的情況。
例如，在將氮用作摻雜劑的情況下，高濃度摻雜區428a、428b中的氮原子的濃度較佳為5×10¹⁹/cm³以上且1×10²²/cm³以下。另外，例如，在將氮用作摻雜劑的情況下，低濃度摻雜區429a、429b中的氮原子的濃度較佳為5×10¹⁸/cm³以上且低於5×10¹⁹/cm³。
添加有賦予n型導電性的摻雜劑的高濃度摻雜區428a、428b的導電性比氧化物半導體膜423中的其他區域的導電性高。因此，藉由在氧化物半導體膜423中設置高濃度摻雜區428a、428b，可以降低源極電極或汲極電極424a、424b之間的電阻。另外，藉由將低濃度摻雜區429a、429b設置在形成通道的區域431和高濃度摻雜區428a、428b之間，可以減輕短通道效應所導致的臨界電壓的負向漂移。
另外，氧化物半導體膜423也可以由CAAC-OS膜構成。在氧化物半導體膜423由CAAC-OS膜構成時，與非晶的情況相比可以提高氧化物半導體膜423的導電率，因此可以降低源極電極或汲極電極424a、424b之間的電阻。
並且，藉由降低源極電極或汲極電極424a、424b之間的電阻，即使實現電晶體421的微型化，也可以確保高導通電流和高速工作。
圖7C所示的電晶體441包括：形成在基底膜442上的源極電極或汲極電極444a和444b；形成在源極電極或汲極電極444a和444b上的用作活性層的氧化物半導體膜443；氧化物半導體膜443、源極電極或汲極電極444a和444b上的閘極絕緣膜445；在閘極絕緣膜445上設置在與氧化物半導體膜443重疊的位置的閘極電極446；以及設置在閘極電極446的側面的由絕緣膜形成的側壁450a和450b。再者，在電晶體441上形成有保護絕緣膜447。
圖7C所示的電晶體441是閘極電極446形成在氧化物半導體膜443上的頂閘極型電晶體，並是源極電極或汲極電極444a、444b形成在氧化物半導體膜443下的底接觸型電晶體。並且，在電晶體441中，與電晶體411同樣，源極電極或汲極電極444a、444b不重疊於閘極電極446，因此可以抑制形成在源極電極或汲極電極444a、444b與閘極電極446之間的寄生電容，從而可以實現高速工作。
另外，氧化物半導體膜443具有一對高濃度摻雜區448a、448b及一對低濃度摻雜區449a、449b，該一對高濃度摻雜區448a、448b及一對低濃度摻雜區449a、449b藉由在形成閘極電極446之後對氧化物半導體膜443添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體膜443中的隔著閘極絕緣膜445重疊於閘極電極446的區域是形成通道的區域451。在氧化物半導體膜443中，在一對高濃度摻雜區448a、448b之間設置有一對低濃度摻雜區449a、449b，並且在一對低濃度摻雜區449a、449b之間設置有形成通道的區域451。並且，一對低濃度摻雜區449a、449b設置在氧化物半導體膜443中的隔著閘極絕緣膜445重疊於側壁450a、450b的區域中。
高濃度摻雜區448a、448b及低濃度摻雜區449a、449b可以與上述電晶體411所具有的摻雜區418a、418b的情況同樣使用離子植入法來形成。作為用來形成高濃度摻雜區448a、448b的摻雜劑的種類，可以參照摻雜區418a、418b的情況。
例如，在將氮用作摻雜劑的情況下，高濃度摻雜區448a、448b中的氮原子的濃度較佳為5×10¹⁹/cm³以上且1×10²²/cm³以下。另外，例如，在將氮用作摻雜劑的情況下，低濃度摻雜區449a、449b中的氮原子的濃度較佳為5×10¹⁸/cm³以上且低於5×10¹⁹/cm³。
添加有賦予n型導電性的摻雜劑的高濃度摻雜區448a、448b的導電性比氧化物半導體膜443中的其他區域的導電性高。因此，藉由在氧化物半導體膜443中設置高濃度摻雜區448a、448b，可以降低源極電極或汲極電極444a、444b之間的電阻。另外，藉由在形成通道的區域451和高濃度摻雜區448a、448b之間設置低濃度摻雜區449a、449b，可以減輕短通道效應所導致的臨界電壓的負向漂移。
另外，氧化物半導體膜443也可以由CAAC-OS膜構成。在氧化物半導體膜443由CAAC-OS膜構成時，與非晶的情況相比可以提高氧化物半導體膜443的導電率，因此可以降低源極電極或汲極電極444a、444b之間的電阻。
並且，藉由降低源極電極或汲極電極444a、444b之間的電阻，即使實現電晶體441的微型化，也可以確保高導通電流和高速工作。另外，藉由實現電晶體441的微型化，可以縮小使用該電晶體的半導體裝置所占的面積而提高每單位面積的電晶體個數。
另外，較佳的是，作為與氧化物半導體膜相比位於下層的基底膜或與氧化物半導體膜相比位於上層的保護絕緣膜，使用對鹼金屬、氫及氧的阻擋性高的材料。例如，作為具有高阻擋性的絕緣膜，可以使用氮化矽膜、氮氧化矽膜、氮化鋁膜、氧化鋁膜、氧氮化鋁膜或氮氧化鋁膜等。作為基底膜及保護絕緣膜，也可以採用：阻擋性高的絕緣膜的單層或疊層；或者阻擋性高的絕緣膜與阻擋性低的絕緣膜的疊層。
藉由使用阻擋性高的絕緣膜覆蓋氧化物半導體膜，可以防止雜質從外部侵入並防止氧從氧化物半導體膜中脫離。因此，可以提高電晶體的可靠性。 <氧化物半導體的結晶結構例子>
以下，對CAAC-OS膜進行說明。
以下，參照圖8A至圖11B詳細說明包含在CAAC-OS膜中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖8A至圖11B中，以縱方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖8A至圖8E中，使用圓圈圈上的O示出四配位O，而雙圓示出三配位O。
圖8A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖8A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖8A的上一半及下一半分別具有三個四配位O。圖8A所示的小組的電荷為0。
圖8B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖8B的上一半及下一半分別具有一個四配位O。另外，因為In也具有五配位，所以有可能採用圖8B所示的結構。圖8B所示的小組的電荷為0。
圖8C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖8C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖8C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖8C所示的小組的電荷為0。
圖8D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖8D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖8D所示的小組的電荷為+1。
圖8E示出包括兩個Zn的小組。在圖8E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖8E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。圖8A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖8B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖8C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向上的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)及四配位金屬原子(Zn)中的任何一個接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合而構成中組。
圖9A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖9B示出由三個中組構成的大組。另外，圖9C示出從c軸方向上觀察圖9B的層結構時的原子排列。
在圖9A中，為了容易理解，省略三配位O，只示出四配位O的個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖9A中，以①表示In的上一半及下一半分別具有一個四配位O。此外，與此同樣，在圖9A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖9A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包括Sn的小組的電荷為+1。因此，為了形成包括Sn的層結構，需要用於消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖8E所示的包括兩個Zn的小組。例如，因為如果對於一個包括Sn的小組有包括兩個Zn的一個小組則電荷被消除，而可以使層結構的總電荷成為0。
明確而言，藉由反復圖9B所示的大組來可以得到In-Sn-Zn-O類結晶(In₂SnZn₃O₈)。注意，可以得到的In-Sn-Zn-O類層結構可以由組成式In₂SnZn₂O₇(ZnO)_m(m是0或自然數)表示。
另外，除此之外，當採用四元類金屬氧化物的In-Sn-Ga-Zn-O類氧化物；三元類金屬氧化物的In-Ga-Zn-O類氧化物(也寫為IGZO)、In-Al-Zn-O類氧化物、Sn-Ga-Zn-O類氧化物、Al-Ga-Zn-O類氧化物、Sn-Al-Zn-O類氧化物、In-Hf-Zn-O類氧化物、In-La-Zn-O類氧化物、In-Ce-Zn-O類氧化物、In-Pr-Zn-O類氧化物、In-Nd-Zn-O類氧化物、In-Sm-Zn-O類氧化物、In-Eu-Zn-O類氧化物、In-Gd-Zn-O類氧化物、In-Tb-Zn-O類氧化物、In-Dy-Zn-O類氧化物、In-Ho-Zn-O類氧化物、In-Er-Zn-O類氧化物、In-Tm-Zn-O類氧化物、In-Yb-Zn-O類氧化物和In-Lu-Zn-O類氧化物；以及二元類金屬氧化物的In-Zn-O類氧化物、Sn-Zn-O類氧化物、Al-Zn-O類氧化物、Zn-Mg-O類氧化物、Sn-Mg-O類氧化物、In-Mg-O類氧化物和In-Ga-O類氧化物等時也同樣。
例如，圖10A示出構成In-Ga-Zn-O類層結構的中組的模型圖。
在圖10A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的In與上一半具有一個四配位O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖10B示出由三個中組構成的大組。另外，圖10C示出從c軸方向觀察到圖10B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包括In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖10A所示的中組，還可以採用組合In、Ga、Zn的排列不同的中組而成的大組。
明確而言，藉由反復圖10B所示的大組來可以得到In-Ga-Zn-O類結晶。注意，可以得到的In-Ga-Zn-O類層結構可以由組成式InGaO₃(ZnO)_n(n是自然數)表示。
在n=1(InGaZnO₄)時，例如會得到圖11A所示的結晶結構。另外，在圖11A所示的結晶結構中，如圖8B所說明，因為Ga及In採用五配位，所以也有可能得到In取代Ga的結構。
另外，在n=2(InGaZn₂O₅)時，例如會得到圖11B所示的結晶結構。另外，在圖11B所示的結晶結構中，如圖8B所說明，因為Ga及In採用五配位，所以也有可能得到In取代Ga的結構。
如上所述，包含在CAAC-OS膜中的結晶有可能得到各種結構。 <其通道形成在氧化物半導體膜中的電晶體的特性>
以下，對其通道形成在氧化物半導體膜中的電晶體的電特性進行說明。
圖12A及圖12B示出電晶體(樣品1及樣品2)的俯視圖及剖面圖。圖12A是電晶體的俯視圖，而圖12B是對應於圖12A的點劃線A-B的剖面圖。
圖12B所示的電晶體包括：基板600；設置在基板600上的基底絕緣膜602；設置在基底絕緣膜602上的氧化物半導體膜606；與氧化物半導體膜606接觸的一對電極614；設置在氧化物半導體膜606及一對電極614上的閘極絕緣膜608；以隔著閘極絕緣膜608與氧化物半導體膜606重疊的方式設置的閘極電極610；以覆蓋閘極絕緣膜608及閘極電極610的方式設置的層間絕緣膜616；藉由設置在閘極絕緣膜608及層間絕緣膜616中的開口部與一對電極614連接的佈線618；以及以覆蓋層間絕緣膜616及佈線618的方式設置的保護膜620。
作為基板600可以使用玻璃基板，作為基底絕緣膜602可以使用氧化矽膜，作為氧化物半導體膜606可以使用In-Sn-Zn-O膜，作為一對電極614可以使用鎢膜，作為閘極絕緣膜608可以使用氧化矽膜，作為閘極電極610可以使用氮化鉭膜和鎢膜的疊層結構，作為層間絕緣膜616可以使用氧氮化矽膜和聚醯亞胺膜的疊層結構，作為佈線618可以使用按順序層疊有鈦膜、鋁膜、鈦膜的疊層結構，作為保護膜620可以使用聚醯亞胺膜。
另外，在具有圖12A所示的結構的電晶體中，將閘極電極610與一對電極614重疊的寬度稱為Lov。與此相同，將一對電極614從氧化物半導體膜606超出的部分稱為dW。
以下對圖12B所示的結構的電晶體(樣品1及樣品2)的製造方法進行說明。
首先，在氬氛圍下對基板600表面進行電漿處理。使用濺射裝置，對基板600一側施加200W(RF)的偏壓電力，來進行3分鐘的電漿處理。
接著，在保持真空的狀態下形成用作基底絕緣膜602的厚度為300nm的氧化矽膜。
使用濃射裝置在氧氛圍下將電力設定為1500W(RF)來形成氧化矽膜。作為靶材使用石英靶材。另外，將成膜時的基板加熱溫度設定為100℃。
接著，對基底絕緣膜602表面進行CMP處理，來進行平坦化直到成為Ra=0.2nm左右。
接著，在平坦化了的基底絕緣膜602上形成厚度為15nm的用作氧化物半導體膜的In-Sn-Zn-O膜。
在氬：氧=2：3[體積比]的混合氛圍下使用濺射裝置並將電力設定為100W(DC)來形成In-Sn-Zn-O膜。作為靶材，使用In：Sn：Zn=1：1：1[原子數比]的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。
接著，只對樣品2進行650℃的加熱處理。作為加熱處理，首先在氮氛圍下進行1小時的加熱處理，然後在保持溫度的狀態下還在氧氛圍下進行1小時的加熱處理。
接著，利用光微影製程形成光阻掩罩，並且藉由使用該光阻掩罩進行蝕刻而對氧化物半導體膜進行加工，來形成氧化物半導體膜606。
接著，在氧化物半導體膜606上形成50nm厚的鎢膜。
使用濺射裝置在氬氛圍下將電力設定為1000W(DC)來形成鎢膜。另外，成膜時的基板加熱溫度為200℃。
接著，利用光微影製程形成光阻掩罩，並且藉由使用該光阻掩罩進行蝕刻而對鎢膜進行加工，來形成一對電極614。
接著，形成用作閘極絕緣膜608的100nm厚的氧化矽膜。另外，將氧化矽膜的相對介電常數設定為3.8。
作為閘極絕緣膜608的氧化矽膜可以藉由與基底絕緣膜602相同的方法形成。
接著，在閘極絕緣膜608上依次形成15nm厚的氮化鉭膜及135nm厚的鎢膜。
使用濺射裝置在氬：氮=5：1的混合氛圍下將電力設定為1000W(DC)來形成氮化鉭膜。另外，在成膜時不加熱基板。
使用濺射裝置在氬氛圍下將電力設定為4000W(DC)來形成鎢膜。另外，將成膜時的基板加熱溫度設定為200℃。
接著，利用光微影製程形成光阻掩罩，並且藉由使用該光阻掩罩進行蝕刻而對氮化鉭膜及鎢膜進行加工，來形成閘極電極610。
接著，在閘極絕緣膜608及閘極電極610上形成厚度為300nm的成為層間絕緣膜616的氧氮化矽膜。
使用PCVD設備在甲矽烷：一氧化二氮=1：200的混合氛圍下將電力設定為35W(RF)來形成成為層間絕緣膜616的氧氮化矽膜。另外，將成膜時的基板加熱溫度設定為325℃。
接著，利用光微影製程形成光阻掩罩，並且藉由使用該光阻掩罩進行蝕刻，來對成為層間絕緣膜616的氧氮化矽膜進行加工。
接著，形成成為層間絕緣膜616的厚度為1500nm的感光聚醯亞胺。
接著，使用在對成為層間絕緣膜616的氧氮化矽膜進行光微影製程時使用的光掩模來對成為層間絕緣膜616的感光聚醯亞胺進行曝光，然後進行顯影，為了使感光聚醯亞胺膜硬化而進行加熱處理，而將其與氧氮化矽膜層疊來形成層間絕緣膜616。在氮氛圍下以300℃的溫度進行加熱處理。
接著，依次形成50nm厚的鈦膜、100nm厚的鋁膜及5nm厚的鈦膜。
使用濺射裝置在氬氛圍下將電力設定為1000W(DC)來形成上述兩個鈦膜。
使用濺射裝置在氬氛圍下將電力設定為1000W(DC)來形成鋁膜。
接著，利用光微影製程形成光阻掩罩，並且藉由使用該光阻掩罩進行蝕刻而對鈦膜、鋁膜及鈦膜進行加工，來形成佈線618。
接著，形成作為保護膜620的1500nm厚的感光聚醯亞胺膜。
接著，利用在佈線618的光微影製程中使用的光掩模對感光聚醯亞胺進行曝光，然後進行顯影，而在保護膜620中形成使佈線618露出的開口部。
接著，為了使感光聚醯亞胺膜硬化，進行加熱處理。加熱處理藉由與對用於層間絕緣膜616的感光聚醯亞胺膜進行的加熱處理相同的方法進行。
藉由上述製程可以製造圖12B所示的結構的電晶體(樣品1及樣品2)。
接著，說明對圖12B所示的結構的電晶體(樣品1及樣品2)的電特性進行評價的結果。另外，樣品1與樣品2的不同之處在於是否在形成In-Sn-Zn-O膜之後進行加熱處理(參照上述說明)。
測定圖12B所示的結構的電晶體(樣品1及樣品2)中的V_gs-I_ds特性。圖13A示出樣品1的結果，而圖13B示出樣品2的結果。另外，用於測定的電晶體是如下電晶體，即通道長度L為3μm，通道寬度W為10μm，一側的Lov為3μm(總計6μm)，一側的dW為3μm(總計6μm)。另外，V_ds為10V。
在對樣品1與樣品2進行比較時，可知：如樣品2所示，藉由在形成氧化物半導體膜之後進行加熱處理，電晶體的場效應遷移率得到提高。可以認為這是因為藉由進行加熱處理來降低氧化物半導體膜中的雜質濃度。因此，藉由在形成氧化物半導體膜之後進行加熱處理來降低氧化物半導體膜中的雜質濃度，可以提高電晶體的場效應遷移率。
接著，說明對該電晶體的(每通道寬度1μm的)截止電流進行評價的結果。
在用於測定的電晶體中，通道長度L為3μm，通道寬度W為10cm，Lov為2μm，並且dW為0μm。
圖14示出電晶體的截止電流與測定時的基板溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
根據圖14可知：在測定時的基板溫度為85℃時，電晶體的截止電流為2×10^-21A/μm(2zA/μm)。
如上所述，可知其通道形成在氧化物半導體膜中的電晶體的截止電流極小。
1‧‧‧讀出部
2‧‧‧運算部
3‧‧‧電源控制部
10‧‧‧正反器
11‧‧‧記憶體
12‧‧‧校正部
51‧‧‧電晶體
52‧‧‧電晶體
53‧‧‧電容器
54‧‧‧電容器
55‧‧‧電晶體
56‧‧‧電容器
111‧‧‧電晶體
113‧‧‧電晶體
115‧‧‧電晶體
300‧‧‧基板
302‧‧‧絕緣膜
304‧‧‧半導體膜
304a‧‧‧半導體膜
304b‧‧‧半導體膜
306a‧‧‧閘極絕緣膜
306b‧‧‧閘極絕緣膜
308‧‧‧半導體膜
310‧‧‧半導體膜
312a‧‧‧閘極電極
312b‧‧‧閘極電極
314a‧‧‧雜質區
314b‧‧‧雜質區
316a‧‧‧雜質區
316b‧‧‧雜質區
318a‧‧‧側壁絕緣膜
318b‧‧‧側壁絕緣膜
318c‧‧‧側壁絕緣膜
318d‧‧‧側壁絕緣膜
320a‧‧‧雜質區
320b‧‧‧雜質區
322a‧‧‧雜質區
322b‧‧‧雜質區
324‧‧‧絕緣膜
342‧‧‧氧化物半導體膜
342a‧‧‧氧化物半導體膜
344a‧‧‧源極電極或汲極電極
344b‧‧‧源極電極或汲極電極
346‧‧‧閘極絕緣膜
348‧‧‧閘極電極
349a‧‧‧摻雜區
349b‧‧‧摻雜區
350‧‧‧絕緣膜
352‧‧‧絕緣膜
354‧‧‧電極
356‧‧‧佈線
411‧‧‧電晶體
412‧‧‧基底膜
413‧‧‧氧化物半導體膜
414a‧‧‧源極電極或汲極電極
414b‧‧‧源極電極或汲極電極
415‧‧‧閘極絕緣膜
416‧‧‧閘極電極
417‧‧‧保護絕緣膜
418a‧‧‧摻雜區
418b‧‧‧摻雜區
419‧‧‧區域
421‧‧‧電晶體
422‧‧‧基底膜
423‧‧‧氧化物半導體膜
424a‧‧‧源極電極或汲極電極
424b‧‧‧源極電極或汲極電極
425‧‧‧閘極絕緣膜
426‧‧‧閘極電極
427‧‧‧保護絕緣膜
428a‧‧‧高濃度摻雜區
428b‧‧‧高濃度摻雜區
429a‧‧‧低濃度摻雜區
429b‧‧‧低濃度摻雜區
430a‧‧‧側壁
430b‧‧‧側壁
431‧‧‧區域
441‧‧‧電晶體
442‧‧‧基底膜
443‧‧‧氧化物半導體膜
444a‧‧‧源極電極或汲極電極
444b‧‧‧源極電極或汲極電極
445‧‧‧閘極絕緣膜
446‧‧‧閘極電極
447‧‧‧保護絕緣膜
448a‧‧‧高濃度摻雜區
448b‧‧‧高濃度摻雜區
449a‧‧‧低濃度摻雜區
449b‧‧‧低濃度摻雜區
450a‧‧‧側壁
450b‧‧‧側壁
451‧‧‧區域
600‧‧‧基板
602‧‧‧基底絕緣膜
606‧‧‧氧化物半導體膜
608‧‧‧閘極絕緣膜
610‧‧‧閘極電極
614‧‧‧電極
616‧‧‧層間絕緣膜
618‧‧‧佈線
620‧‧‧保護膜
在圖式中：圖1A和圖1B是示出半導體裝置的結構例子的圖；圖2A和圖2B是示出儲存器的結構例子的圖；圖3A至圖3E是示出電晶體的製造製程的一個例子的剖面圖；圖4A至圖4D是示出電晶體的製造製程的一個例子的剖面圖；圖5A至圖5D是示出電晶體的製造製程的一個例子的剖面圖；圖6A和圖6B是示出電晶體的製造製程的一個例子的剖面圖；圖7A至圖7C是示出電晶體的一個例子的剖面圖；圖8A至圖8E是說明氧化物半導體的結晶結構的圖；圖9A至圖9C是說明氧化物半導體的結晶結構的圖；圖10A至圖10C是說明氧化物半導體的結晶結構的圖；圖11A和圖11B是說明氧化物半導體的結晶結構的圖；圖12A和圖12B是示出電晶體的一個例子的俯視圖及剖面圖；圖13A和圖13B是示出電晶體的特性的圖；圖14是示出電晶體的特性的圖。
1‧‧‧讀出部
2‧‧‧運算部
10‧‧‧正反器
11‧‧‧記憶體
51‧‧‧電晶體
52‧‧‧電晶體
53‧‧‧電容器
54‧‧‧電容器

权利要求:
Claims (9)
[1] 一種半導體裝置，包括：被配置以讀出指令的第一部分；以及被配置以根據該指令而進行運算的第二部分，其中，該第一部分包括：被配置以讀出且保持該指令的正反器；以及被配置以從該正反器接收該指令且將該指令發送到該正反器的記憶體，並且其中，藉由該第二部分所輸出的信號控制該正反器與該記憶體之間的該指令的收發。
[2] 根據申請專利範圍第1項之半導體裝置，其中，該記憶體包括：其通道形成在氧化物半導體中的電晶體；以及電容器，其中，該電晶體的源極和汲極中的一個與該正反器電連接，其中，該電晶體的該源極和該汲極中的另一個與該電容器的一個電極電連接，並且其中，該電晶體的閘極與該第二部分電連接。
[3] 一種根據申請專利範圍第1項之驅動半導體裝置的方法，包括如下步驟：該第一部分讀出第一指令；將該第一指令從該正反器發送到該記憶體；該第一部分讀出第二指令；該第二部分根據該第二指令而進行運算；將該第一指令從該記憶體送回到該正反器；以及該第二部分根據該第一指令而進行運算。
[4] 一種半導體裝置，包括：被配置以讀出指令的第一部分；以及被配置以根據該指令而進行運算的第二部分，其中，該第一部分包括：被配置以讀出且保持該指令的正反器；被配置以從該正反器接收該指令且將該指令發送到該正反器的記憶體；以及根據在該記憶體中保持有該指令的期間中該第二部分所進行的該運算，被配置以校正保持在該記憶體中的該指令或從該記憶體發送到該正反器的該指令的第三部分，並且其中，藉由該第二部分所輸出的信號控制該正反器與該記憶體之間的該指令的收發。
[5] 根據申請專利範圍第4項之半導體裝置，其中，該記憶體包括：其通道形成在氧化物半導體中的電晶體；以及電容器，其中，該電晶體的源極和汲極中的一個與該正反器電連接，該電晶體的該源極和該汲極中的另一個與該電容器的一個電極電連接，並且其中，該電晶體的閘極與該第二部分電連接。
[6] 一種根據申請專利範圍第4項之驅動半導體裝置的方法，包括如下步驟：該第一部分讀出第一指令；將該第一指令從該正反器發送到該記憶體；該第一部分讀出第二指令；該第二部分根據該第二指令而進行運算；將該第一指令從該記憶體送回到該正反器；以及該第二部分根據該第一指令而進行運算。
[7] 一種半導體裝置，包括：被配置以讀出指令的第一部分；以及被配置以根據該指令而進行運算的第二部分，其中，該第一部分包括：被配置以讀出且保持該指令的正反器；以及被配置以從該正反器接收該指令且將該指令發送到該正反器的記憶體，其中，藉由該第二部分所輸出的信號控制該正反器與該記憶體之間的該指令的收發，其中，該記憶體包括：其通道形成在氧化物半導體中的第一電晶體；第一電容器；第二電晶體；以及第二電容器，其中，該第一電晶體的源極和汲極中的一個與該正反器電連接，其中，該第一電晶體的該源極和該汲極中的另一個與該第一電容器的一個電極電連接，其中，該第一電晶體的閘極與該第二部分電連接，其中，該第二電晶體的源極和汲極中的一個與該正反器電連接，其中，該第二電晶體的該源極和該汲極中的另一個與該第二電容器的一個電極電連接，並且其中，該第二電晶體的閘極與電源電連接。
[8] 根據申請專利範圍第7項之半導體裝置，其中該第二電容器的電容值高於該第一電容器的電容值。
[9] 一種根據申請專利範圍第7項之驅動半導體裝置的方法，包括如下步驟：該第一部分讀出第一指令；將該第一指令從該正反器發送到該記憶體；該第一部分讀出第二指令；該第二部分根據該第二指令而進行運算；將該第一指令從該記憶體送回到該正反器；以及該第二部分根據該第一指令而進行運算。

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法律状态:

优先权:

申请号 | 申请日 | 专利标题

JP2011113275||2011-05-20||

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